| Agosto
|
|
Dia
|
Matéria |
20
Sex(1ª)
|
Apresentação
do curso. Introdução à circuitos lógicos:
variáveis e funções, tabela verdade, portas
lógicas (2.1-2.4) |
| 23 Seg (2ª) |
Algebra Booleana: axiomas, teoremas,
principio da dualidade, diagrama de Venn, síntese usando portas
and, or e not, mintermos (2.5 - 2.6.1)
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| 25 Qua
(3ª) |
Maxtermos, exemplos,
Introdução a VHDL, transistores (nmos e pmos), portas
lógicas nmos (2.5-2.7, 2.9, 3.1-3.2) |
| 27 Sex (4ª) |
Tecnologia: transistor mos (nmos e
pmos),
portas nmos e cmos, aspectos práticos (margem de ruído,
operação dinâmica, fan-in, fan-out, etc)
(3.1-3.3, 3.8)
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| 30 Seg (5ª) |
Tecnologia: buffers,
tri-states, xor (3.8-3.9); Otimização de
funções lógicas: mapas de Karnaugh de 2, 3 e 4
variáveis (4.1)
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| Setembro
|
| Dia |
Matéria |
| 01 Qua (6ª) |
Mapas de Karnaugh de
5
e
6 variáveis; implicantes, implicantes principais e implicantes
essenciais, cobertura, custo, minimização usando mapa K,
minimização de POS (4.1-4.3) |
| 03 Sex (7ª) |
Condições don't-care,
circuitos com multiplas saídas, implementações
usando somente Nand ou somente Nor (4.4-4.6);
Representação numérica (5.1)
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06 Seg
|
Não
haverá aula
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| 08 Qua (8ª) |
Adição de números
sem
sinal (1/2 somador, somador completo, ripple-carry);
representação de números com sinal (sinal e
magnetude, complemento de 1 e complemento de 2), adição
de números com sinal (5.2-5.3.2)
|
| 10 Sex (9ª) |
Somador/subtrator;
overflow, desempenho (ripple-carry, carry-lookahead); circuitos
aritméticos usando VHDL (5.3.3-5.4; 5.5.2)
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| 13 Seg (10ª) |
Circuitos aritméticos usando
VHDL
(cont.); representação de números em
ponto-flutuante; BCD; multiplexadores (5.7.2-5.7.3; 6.1) |
| 15 Qua (11ª) |
Multiplexadores,
decodificadores, codificadores, demultiplexadores, codificadores de
prioridade , conversres de códigos, latch RS básico e
latch RS com clock (6.1-6.4, 7.1-7.2.1)
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| 17 Sex (12ª) |
Setup e Hold time,
Flip-Flop Mestre-Escravo tipo D, Flip Flop D sensível a borda,
Flip-Flops tipo T e JK, Registradores: Shift Register, Contadores
|
| 20
Seg (13ª) |
Clear
e Preset, Shift Register Universal, contadores síncronos e
assíncronos, reset síncrono e assíncrono,
cascateamento de contadores, contadores bcd, contador em anel e
Johnson (7.4.3-7.11)
|
| 22 Qua (14ª) |
Introdução
a
máquina de estados finitos (8.1)
|
| 24
Sex (15ª) |
Projeto
de máquinas de estado (diagrama de estados, tabela de estado,
atribuição de estado, tab. de transições,
síntese) ; máquina de Moore (8.1-8.2)
|
| 27 Seg (16ª) |
Projeto de
máquinas
de estado Mealy; eleminação de estados redundantes (método das partições)
(8.3, 8.6 - 8.6.1, 8.7.1 - 8.7.5) |
| 29
Qua (17ª) |
Hazards
estáticos e dinâmicos (9.6), uso de barramento(s) para
transferências entre registradores.
|
| Outubro
|
| Dia |
Matéria |
| 01 Sex (18ª) |
Dúvidas.
|
| 04 Seg (19ª) |
Primeira
Prova |
06 Qua
|
Avaliação
e
discussão de Cursos
|
| 08 Sex (20ª) |
Medida de desempenho
(Cap. 2 - pdf
; ppt)
|
| 11 Seg (21ª) |
Conjunto de
Instruções (Cap. 3 - pdf
; ppt) |
| 13 Qua (22ª) |
Conjunto de
Instruções ( cont.) |
| 15 Sex (23ª) |
Conjunto de
Instruções ( cont.); Aritmética
Computacional
(Cap. 4 - pdf ; ppt) |
| 18 Seg (24ª) |
Aritmética Computacional
( Cap. ont.) |
| 20 Qua (25ª) |
Aritmética
Computacional
(Cap. 4 - cont.) |
| 22 Sex (26ª) |
Datapath e Unidade de
controle ( Cap. 5 - pdf
; ppt) |
| 25
Seg (27ª) |
Datapath
e Unidade de
controle ( Cap. 5 - cont.) |
| 27 Qua (28ª) |
Datapath
e Unidade de
controle ( Cap. 5 - cont.) |
| 29
Sex (29ª) |
Datapath
e Unidade de
controle ( Cap. 5 - cont.) |
Novembro
|
| Dia |
Matéria |
01
Seg
|
Não
haverá aula
|
| 03 Qua
(30ª) |
Datapath
e Unidade de
controle ( Cap. 5 - cont.); Introdução a VHDL
( ppt ) |
| 05
Sex (31ª) |
Introdução a VHDL |
| 08 Seg
(32ª) |
Esta aula
será nos laboratórios (02 e 03)
|
| 10
Qua (33ª) |
Pipeline (Cap. 6 - ppt
) |
| 12 Sex
(34ª) |
Pipeline
(Cap. 6 - cont.)
|
15
Seg
|
Não
haverá aula
|
| 17 Qua
(35ª) |
Pipeline
(Cap. 6 - cont. ppt) |
| 19
Sex (36ª) |
Pipeline
(Cap. 6 - cont.); Hierarquia de Memória (Cap. 7 - ppt) |
| 22 Seg
(37ª) |
Aula
de laboratório (register file)
|
| 24
Qua (38ª) |
Hierarquia
de Memória (Cap. 7 - cont.) |
| 26 Sex
(39ª) |
Hierarquia
de Memória (Cap. 7 - cont.) |
| 29
Seg (40ª) |
Aula de laboratório
|
| Dezembro
|
| Dia |
Matéria |
| 01 Qua (41ª) |
Hierarquia
de Memória, Memória Virtual (Cap. 7 - ppt) |
| 03 Sex (42ª) |
Memória Virtual (Cap. 7 - cont.) |
| 06
Seg (43ª) |
Aula de laboratório
|
08
Qua
|
Não
haverá
aula
|
| 10
Sex (44ª) |
|
| 13
Seg (45ª) |
Segunda
Prova |
15
Qua
|
|
17 Sex
|
|
20
Seg
|
|
22 Qua
|
Prazo Final para o
cumprimento da Carga Horária e Programas das Disciplinas.
|
Janeiro/2005
|
| 03
a 08 |
Exames Finais do 2º período letivo |
05 Qua
|
Exame Final |
| 11 |
Prazo Final para entrada de Notas e Freqüências do 2º
período letivo |
|
|
|
Outras Datas Importantes do Calendário
Escolar
|
04/08
a 20/10
|
Desistência
de Matrícula em Disciplinas do 2º Período Letivo de
2004 |
06/10
|
Avaliação
e
discussão de Cursos. |
09/11
|
Último
dia para Trancamento de Matrícula. |
13/12 a 12/01
|
Matrícula para
o
1º período letivo de 2005
|
22/12
|
Prazo
Final para o cumprimento da Carga Horária e Programas das
Disciplinas. |
|
Feriados
|
06/09;
07/09; 15/09; 12/10; 01/11; 02/11; 15/11;
08/12; 24/12 a 31/12
|
