@techreport{TR-IC-PFG-23-62,
   number = {IC-PFG-23-62},
   author = {Iago Caran Aquino and Lucas Wanner and Sandro Rigo},
   title  =  {{Implementation  of  Vector  Instructions  in the RISC-V
                   Rocket Processor}},
   month = {December},
   year = {20203},
   institution = {Institute of Computing, University of Campinas},
   note = {In English, 16 pages.
    \par\selectlanguage{brazil}\textbf{Resumo}
       Com  a  consolidação  da extensão vetorial para a ISA RISC-V em
       2021,   sua   aplicação   em   cargas   de  trabalho  altamente 
       paralelizáveis,  como  HPC  e  Machine  Learning, torna-se mais
       desejável.  Ainda  assim,  não  há no momento uma implementação
       aberta  desta  extensão  para  o  processador Rocket. Com isso,
       tivemos  como  objetivo  criar uma prova de conceito de unidade
       vetorial  para  este processador, servindo de base para futuros
       desenvolvimentos.  A  unidade  implementada na linguagem Chisel
       dentro  do framework Chipyard suporta algumas das instruções da
       especificação, a partir das quais caracterizamos seu desempenho
       atual.  A  análise  teórica indica benefícios a serem extraídos
       desta  abordagem  que  diferem  dos  resultados  experimentais, 
       devido  a  questões  na  implementação  que  exigem otimização.
       Futuros   esforços  devem  levar  a  ganhos  significativos  de 
       desempenho,  além  da execução em ambiente de FPGA para estudos
       de eficiência energética.
    \par\selectlanguage{english}\textbf{Abstract}
       With  the  consolidation  of the vector extension of the RISC-V
       ISA in 2021, its application to highly parallelizable workloads
       such  as  HPC  and  Machine  Learning becomes mandatory. Still,
       there is currently no open implementation of this extension for
       the  Rocket processor. With this, we aimed to create a proof of
       concept of a vector unit for this processor, serving as a basis
       for  future  developments.  The  theoretical analysis indicates
       benefits  to  be  extracted from this approach that differ from
       the  experimental  results,  due  to implementation issues that
       require optimization. Future efforts should lead to significant
       performance   gains,  in  addition  to  execution  in  an  FPGA 
       environment for energy efficiency studies.
  }
}